#fpga #xilinx
Вопрос:
У меня есть дизайн, в котором общие тактовые частоты данных и тактовые частоты кадров поступают от АЦП и используются для всех других АЦП, которые распределены по двум областям тактовой частоты. Я следовал приложению UG472 A, чтобы использовать эти часы, поступающие с контактов MRCC, для их использования в нескольких регионах. Я использовал буферы и вручную разместил буферы и буферы в соседних областях часов, как предложено в UG472. Однако после реализации я получаю следующие ошибки маршрутизации.
[Route 35-54] Net: design_1_i/AdcClock_0/inst/IntFClk is not completely routed.
[Route 35-54] Net: design_1_i/AdcClock_1/inst/IntFClk is not completely routed.
Я использую Artix-7 (xc7a200tfbg484-2) в Vivado 2020.2. DCLK и FCLK находятся в банке 16, и мне нужно перейти в банк 15, так как там есть некоторые контакты АЦП.
Вот принципиальная схема конструкции MWE. В модуле ClockManager размещаются буферы, а в модуле adclock отдельные буферы и буферы были размещены вручную для разных регионов. Выходы модулей Adclock будут использоваться на более поздних этапах. Пожалуйста, обратите внимание, что DCLK маршрутизируется правильно, просто маршрутизация FCLK не работает (синяя линия, которая в конечном итоге подключена к порту D ISERDESE2).
Я попытался вручную проложить эти сети, используя
route_design -nets [get_nets { design_1_i/AdcClock_1/inst/IntFClk }]
Но я получаю следующее сообщение TCL:
Unroutable connection Types:
----------------------------
Type 1 : BUFIO.O->ILOGICE3.D
-----Num Open nets: 1
-----Representative Net: Net[15] design_1_i/AdcClock_1/inst/IntFClk
-----BUFIO_X0Y13.O -> ILOGIC_X0Y178.D
-----Driver Term: design_1_i/AdcClock_1/inst/BUFIO_FCLK_inst/O Load Term [1092]: design_1_i/AdcClock_1/inst/inst_AdcFrame/inst_Serdes_1x14_DDR_Data_Line/ISERDESE2_inst_master/D
Как мне решить эту проблему?