Блог

Мне нужно использовать HDL verilog.

 module sortowanie
(
        input [3:0] a,b,
        output reg [3:0] x,y
);

    wire [3:0] c;

    
    always@*
        begin

         if(a>b)
            x = b;
         else
            x = a;
        end
        
    assign c=x;
    
endmodule
 

Это работает не так, как должно быть, я понятия не имею, что в этом плохого.
Конечно, я совершал ошибки, но где и что.
Я была бы так благодарна, если бы кто-нибудь мог мне помочь.