Ошибка кода Systemverilog: рядом с «» gmii_interface»: синтаксическая ошибка, неожиданный ИДЕНТИФИКАТОР, ожидаемый класс

#verilog #system-verilog #uvm

#верилог #система-verilog #uvm

Вопрос:

Я вижу ошибку компиляции:

 // near " gmii_interface": Syntax error, unexpected IDENTIFIER, expecting class"// 
 

в модели SIM, когда я компилирую следующее testcase.sv код:

 `include "D:/users/rajesh/GMII/interface.sv"
`include "D:/users/rajesh/GMII/environment.sv"

program testcase(gmiIInterface tx_intf);
environment env;

initial begin
    $display("n########################################################");
    $display("#############     Start Verification    ##################");
    env = new(tx_intf);

    env.build();
    env.reset();
    env.start();
    env.waitforend();
    env.report();

    $display("#############     End Verification    ###################");
    $display("#########################################################");
end
endprogram: testcase
 

соответствующий interface.sv код файла приведен ниже:

 //Component Name: Interface
// Date: June 14, 2014

  interface gmii_Interface;
    logic tx_en;
    logic tx_er;
    logic tx_clk;
    logic [7:0] tx_data;
    logic rx_en;
    logic rx_er;
    logic rx_clk;
    logic [7:0] rx_data;
  endinterface : gmii_Interface
 

Я новичок в SV, буду очень признателен за любую помощь.

Ответ №1:

gmiIInterface не совпадает с gmii_Interface .