Блог

Как я могу проверить, правильно ли работает мой 4-разрядный сумматор. Если это так, то он должен отображать «OK», а если нет, то «NOT». Я написал код и стендовый тест, который рассчитает все возможные 4-разрядные комбинации, но я не знаю, верны ли выходные значения, и я хочу это проверить. Мой тестовый стенд уже отображает переполнение. Вот мой код :

 
module ripple_carry_adder_subtractor(S, C, V, A, B, Op);
   output [3:0] S;   // The 4-bit sum/difference.
   output   C;   // The 1-bit carry/borrow status.
   output   V;   // The 1-bit overflow status.
   input [3:0]  A;   // The 4-bit augend/minuend.
   input [3:0]  B;   // The 4-bit addend/subtrahend.
   input    Op;  // The operation: 0 => Add, 1=>Subtract.
   
   wire     C0; // The carry out bit of fa0, the carry in bit of fa1.
   wire     C1; // The carry out bit of fa1, the carry in bit of fa2.
   wire     C2; // The carry out bit of fa2, the carry in bit of fa3.
   wire     C3; // The carry out bit of fa2, used to generate final carry/borrrow.
   
   wire     B0; // The xor'd result of B[0] and Op
   wire     B1; // The xor'd result of B[1] and Op
   wire     B2; // The xor'd result of B[2] and Op
   wire     B3; // The xor'd result of B[3] and Op

   xor(B0, B[0], Op);
   xor(B1, B[1], Op);
   xor(B2, B[2], Op);
   xor(B3, B[3], Op);
   xor(C, C3, Op);     // Carry = C3 for addition, Carry = not(C3) for subtraction.
   xor(V, C3, C2);     // If the two most significant carry output bits differ, then we have an overflow.
   
   full_adder fa0(S[0], C0, A[0], B0, Op);    // Least significant bit.
   full_adder fa1(S[1], C1, A[1], B1, C0);
   full_adder fa2(S[2], C2, A[2], B2, C1);
   full_adder fa3(S[3], C3, A[3], B3, C2);    // Most significant bit.
endmodule // ripple_carry_adder_subtractor
 

 module full_adder(S, Cout, A, B, Cin);
   output S;
   output Cout;
   input  A;
   input  B;
   input  Cin;
   
   wire   w1;
   wire   w2;
   wire   w3;
   wire   w4;
   
   xor(w1, A, B);
   xor(S, Cin, w1);
   and(w2, A, B);   
   and(w3, A, Cin);
   and(w4, B, Cin);   
   or(Cout, w2, w3, w4);
endmodule // full_adder
 

  module tb_U2_add_sub;

    reg [3:0] A;
    reg [3:0] B;
    wire [3:0] S;
    reg Op;
    wire  V;
    integer i, j;

    ripple_carry_adder_subtractor U2AS(.A(A), .B(B), .S(S), .Op(Op), .V(V));

        always @* if (V == 1) $display($time, " overflow"); 
    
        initial begin
            Op = 0; // Op = 0 ->adder; Op = 1 ->subtractor
            for (i=0; i<16; i=i 1) begin 
                for (j=0; j<16; j=j 1) begin
                    A = i;
                    B = j;
                    #10;
                end
            end
        end
endmodule
 

Вы можете вычислить ожидаемые значения в testbench и сравнить их с вычисленными результатами вашего модуля. Если они не совпадают, теперь у вас будет ошибка. В вашем случае,

 module tb_U2_add_sub;

    reg [3:0] A;
    reg [3:0] B;
    wire [3:0] S;
    reg Op;
    wire  V;

   integer i, j;

   ripple_carry_adder_subtractor U2AS(.A(A), .B(B), .S(S), .Op(Op), .V(V));

    reg [3:0] S_exp; // expected S value
    reg V_exp;       // expected V value

    initial begin
        Op = 0; // Op = 0 ->adder; Op = 1 ->subtractor
        for (i=0; i<16; i=i 1) begin 
            for (j=0; j<16; j=j 1) begin
                A = i;
                B = j;
                // Calculate expected values
                S_exp = i j;
                V_exp = (A[3]amp;B[3]amp;(~S_exp[3])) | ((~A[3])amp;(~B[3])amp;S_exp[3]);
                #10;
                // Compare expected values with calculated values
                if ((S_exp[3:0] !== S) || (V_exp !== V)) begin
                    // if there is an error, display it and stop simulation
                    $display("Failed for A=%d,B=%d.n",A,B);
                    $stop();
                end
                    
            end
        end
        // if there is no error, you will see "Passed"
        $display("Passed");
    end
endmodule