Verilog — Вывод модуля, находящегося в неизвестном состоянии при моделировании

#verilog #fpga #hdl #quartus

#verilog #fpga #hdl #quartus

Вопрос:

Когда я пытаюсь смоделировать модуль с помощью редактора сигналов моделирования Quartus prime, вывод модуля остается в неизвестном состоянии или состоянии «безразлично» (‘X’). Модуль является единственным в проекте вместе с файлом .vwf.

Вот модуль:

 module pc (input clk, reset_n, branch, increment, input [7:0] newpc,
            output reg [7:0] pc);


parameter RESET_LOCATION = 8'h00;

    initial pc = 8'h00;

    always @(posedge clk or posedge reset_n) begin

        if (reset_n) begin

            pc <= RESET_LOCATION;

        end else begin

            if (increment) begin
                pc <= pc   1;
            end else if (branch) begin 
                pc <= newpc;
            end 

        end

    end

endmodule
  

И вот моделирование:

введите описание изображения здесь

Комментарии:

1. @toolic вы правы, он должен быть активным на низком уровне.

Ответ №1:

Я нашел решение…

Я не уверен почему, но мне нужно создавать новый .vwf всякий раз, когда я меняю объект верхнего уровня.