#verilog #xilinx
#verilog #xilinx
Вопрос:
Что я делаю
Я начал играть с Xilinx ISE Design Suite и написал простые арифметические логические единицы в verilog. Используя тестируемый модуль verilog для создания входных и выходных сигналов для ISim, я убедился, что код работает именно так, как я хочу.
Я хотел бы сгенерировать файл схемы из исходного кода verilog.
В меню сервис есть средство просмотра схем 
, но я не могу понять, почему:
- в нем указан только первый исходный файл
- и как сохранить сгенерированный файл в project
Вопрос:
Как сгенерировать файл схемы из исходного кода verilog в Xilinx?
Комментарии:
1. что вы имеете в виду, это список только первого исходного файла. Вы имеете в виду, что в нем указан только верхний модуль? Я не очень хорошо знаком с последней версией Xilinx ISE, но в предыдущих версиях примитивная блочная схема могла быть сгенерирована для дизайна верхнего уровня в процессе сборки.
Ответ №1:
1) Вы можете дважды щелкнуть по компоненту, чтобы углубиться. В более новых версиях ISE это расширяет блок на месте вместо переключения вашего представления на выбранный модуль.
2) По-видимому, нет опции сохранения. Схемы генерируются из HDL-кода, поэтому в любом случае нет особого смысла их сохранять.