Блог

У меня проблема с некоторым синтаксисом VHDL в каком-то старом коде, который я хочу повторно использовать. Он принимается инструментом синтеза (Synplify), но симулятор (Aldec Active-HDL 8.3) выдает следующую ошибку. (Примечание: эта конструкция была принята предыдущей версией этого симулятора).

#Ошибка: COMP96_0228: buffered_data.vhdl : (19, 28): Фактическое значение должно быть обозначено статическим именем сигнала, если фактическое значение связано с параметром сигнала любого режима.

Я понимаю, что ошибке не нравится (i) в сигнале clk(i), но я не хочу разворачивать цикл до (0), (1) и т.д., Потому что он используется в нескольких разных конфигурациях для разных размеров портов, и я уверен, что должен быть способ описать это.

На данный момент мое решение состоит в том, чтобы инкапсулировать один экземпляр в его собственную иерархию сущностей / архетипов и использовать «generate» для создания экземпляра один раз для каждого порта, но мне это не нравится. Есть идеи получше?

Очень упрощенный пример, показывающий именно мою проблему. (Цель состоит в том, чтобы гарантировать, что данные сначала синхронизируются в FPGA с использованием ее собственных связанных тактовых импульсов, прежде чем что-либо еще)

 library IEEE;
use IEEE.STD_LOGIC_1164.all;

entity input_buffer is
     port(
         clk : in std_logic_vector;
         data_in : in std_logic_vector;
         data_out : out std_logic_vector
         );
end input_buffer;

architecture rtl of input_buffer is
    constant c_NumOfPorts : integer := 3;
begin

    p_process: process(clk)
    begin
        for i in 0 to c_NumOfPorts-1 loop
            if rising_edge(clk(i)) then -- error here
                data_out(i) <= data_in(i);
            end if;
        end loop;
    end process;

end rtl;
  

Если вы измените цикл внутри процесса на инструкцию generate вне процесса, он отлично работает в ModelSim (у меня нет доступного Aldec), и IMHO кажется более чистым, чем один процесс с кучей часов. Я бы также обычно использовал generic для определения ширины портов, вместо того, чтобы вводить их как константу внутри архитектуры, но я полагаю, у вас есть какая-то причина для того, чтобы делать это таким образом:

 library IEEE;
use IEEE.STD_LOGIC_1164.all;

entity input_buffer is
     port(
         clk : in std_logic_vector;
         data_in : in std_logic_vector;
         data_out : out std_logic_vector
         );
end input_buffer;

architecture rtl of input_buffer is
    constant c_NumOfPorts : integer := 3;
begin

    gen : for i in 0 to c_NumOfPorts-1 generate
    begin
        p_process: process(clk(i))
        begin
            if rising_edge(clk(i)) then -- error here
                data_out(i) <= data_in(i);
            end if;
        end process;
    end generate;

end rtl;
  

Черт возьми, я получаю то же самое с Modelsim:

 Model Technology ModelSim PE vcom 10.0a Compiler 2011.02 Feb 20 2011
-- Loading package STANDARD
-- Loading package TEXTIO
-- Loading package std_logic_1164
-- Compiling entity input_buffer
-- Compiling architecture rtl of input_buffer
** Error: clk.vhd(19): (vcom-1450) Actual (indexed name) for formal "s" is not a static signal name.
** Error: clk.vhd(25): VHDL Compiler exiting
  

В качестве отступления — есть ли причина для вашего использования constant , а не просто для этого?

     for i in clk'range loop
  

Но никакого реального ответа мне пока не пришло в голову, извините!