Как сохранить значение в операторе case в verilog

#case #verilog #hdl #synthesis Вопрос: При проектировании конечных автоматов в verilog я часто пишу подобный код, чтобы сохранить значение в определенном состоянии. always@(state, a, b) begin case(state) begin S1: a…