Отсутствие задержки тактового цикла при моделировании Vivado во время задания регистра/флипфлопа

#verilog #simulation #fpga #vivado #test-bench Вопрос: Я пытаюсь сгенерировать импульс из сигнала ext_sample_clk . В настоящее время мой дизайн имеет 2 тактовых сигнала clk и ext_sample_clk , которые я генерирую…