Почему блокирующие и неблокирующие задания не ведут себя одинаково в среде тестирования?

#verilog #test-bench Вопрос: Я пишу модуль D-триггера, как показано ниже: module mod1( input clk, input d, output reg q ); always @(posedge clk)begin q <= d; end endmodule Это два…