Почему проводной или тип сигнала (wor) запрещен для типов в SystemVerilog

#system-verilog #synplify Вопрос: В SystemVerilog Я МОГУ сделать typedef logic [15:0] bus16; typedef reg [15:0] reg16; interface myif; bus16 mybus; wor [15:0] myotherbus; endinterface Но я НЕ МОГУ этого сделать…