Проблема маршрутизации в ПЛИС Xilinx. [Маршрут 35-54] Сеть: design_1_i/AdcClock_X/inst/IntFClk не полностью маршрутизирован

#fpga #xilinx Вопрос: У меня есть дизайн, в котором общие тактовые частоты данных и тактовые частоты кадров поступают от АЦП и используются для всех других АЦП, которые распределены по двум…