Синтез застревает и не заканчивается из-за этого блока кода verilog… есть идеи, почему?
#verilog #fpga #vivado Вопрос: Это блок кода, из-за которого синтез застревает always @ (posedge M_AXIS_ACLK) begin if(force_enable amp;amp; !stop_signal) begin for (j=0; j <31; j = j 2)begin buffer_data[j buffer_counter]…