Эффективное назначение всем элементам упакованного типа

#verilog Вопрос: Рассмотрим следующий модуль Verilog: `timescale 1ns / 1ps module gpio(inout [8:0]data); reg dataOut[8:0]; reg dataDir[8:0]; assign data[1:0] = dataDir[0]==1 ? dataOut[0] : 1'bZ; assign data[2:1] = dataDir[1]==1 ?…